faster clock for roms

[fpga-games] / galaxian / src / mc_inport.v

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// FPGA MOONCRESTA   INPORT \r
//\r
// Version : 1.01\r
//\r
// Copyright(c) 2004 Katsumi Degawa , All rights reserved\r
//\r
// Important !\r
//\r
// This program is freeware for non-commercial use. \r
// An author does no guarantee about this program.\r
// You can use this under your own risk.\r
//\r
// 2004-4-30  galaxian modify by K.DEGAWA\r
//---------------------------------------------------------------------\r
\r
//    DIP SW        0     1     2     3     4     5     \r
//---------------------------------------------------------------\r
//  COIN CHUTE \r
// 1 COIN/1 PLAY   1'b0  1'b0         \r
// 2 COIN/1 PLAY   1'b1  1'b0 \r
// 1 COIN/2 PLAY   1'b0  1'b1         \r
// FREE PLAY       1'b1  1'b1 \r
//   BOUNS\r
//                             1'b0  1'b0         \r
//                             1'b1  1'b0 \r
//                             1'b0  1'b1         \r
//                             1'b1  1'b1\r
//   LIVES \r
//     2                                   1'b0\r
//     3                                   1'b1\r
\r
module mc_inport(\r
\r
I_COIN1,      //  ACTIVE HI\r
I_COIN2,      //  ACTIVE HI\r
I_1P_LE,      //  ACTIVE HI\r
I_1P_RI,      //  ACTIVE HI\r
I_1P_SH,      //  ACTIVE HI\r
I_2P_LE,\r
I_2P_RI,\r
I_2P_SH,\r
I_1P_START,   //  ACTIVE HI\r
I_2P_START,   //  ACTIVE HI\r
\r
I_SW0_OEn,\r
I_SW1_OEn,\r
I_DIP_OEn,\r
\r
O_D\r
\r
);\r
\r
input  I_COIN1;\r
input  I_COIN2;\r
input  I_1P_LE;\r
input  I_1P_RI;\r
input  I_1P_SH;\r
input  I_2P_LE;\r
input  I_2P_RI;\r
input  I_2P_SH;\r
input  I_1P_START;\r
input  I_2P_START;\r
\r
input  I_SW0_OEn;\r
input  I_SW1_OEn;\r
input  I_DIP_OEn;\r
\r
output [7:0]O_D;\r
\r
wire   W_TABLE = 0;   //  UP TYPE = 0;\r
\r
wire   [5:0]W_DIP_D  = {1'b0,1'b1,1'b0,1'b0,1'b0,1'b0};\r
wire   [7:0]W_SW0_DI = {      1'b0,      1'b0,   W_TABLE,   I_1P_SH,   I_1P_RI,   I_1P_LE,   I_COIN2,   I_COIN1};\r
wire   [7:0]W_SW1_DI = {W_DIP_D[1],W_DIP_D[0],      1'b0,   I_2P_SH,   I_2P_RI,   I_2P_LE,I_2P_START,I_1P_START};\r
wire   [7:0]W_DIP_DI = {      1'b0,      1'b0,      1'b0,      1'b0,W_DIP_D[5],W_DIP_D[4],W_DIP_D[3],W_DIP_D[2]};\r
\r
wire   [7:0]W_SW0_DO = I_SW0_OEn ? 8'h00 : W_SW0_DI;\r
wire   [7:0]W_SW1_DO = I_SW1_OEn ? 8'h00 : W_SW1_DI;\r
wire   [7:0]W_DIP_DO = I_DIP_OEn ? 8'h00 : W_DIP_DI;\r
\r
assign O_D = W_SW0_DO | W_SW1_DO | W_DIP_DO ;\r
\r
endmodule