impact 11 renamed the intel flash...

[fpga-games] / galaxian / src / mc_bram_if.v

//===============================================================================\r
// FPGA MOONCRESTA & GALAXIAN    \r
//      FPGA BLOCK RAM I/F (ALTERA-CYCLONE & XILINX SPARTAN2E)\r
//\r
// Version : 2.50\r
//\r
// Copyright(c) 2004 Katsumi Degawa , All rights reserved\r
//\r
// Important !\r
//\r
// This program is freeware for non-commercial use. \r
// An author does no guarantee about this program.\r
// You can use this under your own risk.\r
//\r
// mc_col_rom(6L) added by k.Degawa\r
//\r
// 2004- 5- 6  first release.\r
// 2004- 8-23  Improvement with T80-IP.    K.Degawa\r
// 2004- 9-18  added Xilinx Device         K.Degawa\r
//================================================================================\r
`include "src/mc_conf.v"\r
\r
//  mc_top.v use\r
module mc_cpu_ram (\r
\r
I_CLK,\r
I_ADDR,\r
I_D,\r
I_WE,\r
I_OE,\r
O_D\r
\r
);\r
\r
input  I_CLK;\r
input  [9:0]I_ADDR;\r
input  [7:0]I_D;\r
input  I_WE;\r
input  I_OE;\r
output [7:0]O_D;\r
\r
wire   [7:0]W_D;\r
assign O_D = I_OE ? W_D : 8'h00 ;\r
\r
`ifdef DEVICE_CYCLONE\r
alt_ram_1024_8 CPURAM_ALT(\r
\r
.clock(I_CLK),\r
.address(I_ADDR),\r
.data(I_D),\r
.wren(I_WE),\r
.q(W_D)\r
\r
);\r
`endif\r
`ifdef DEVICE_SPARTAN2E \r
RAMB4_S4 CPURAM_X1(\r
\r
.CLK(I_CLK),\r
.ADDR(I_ADDR[9:0]),\r
.DI(I_D[7:4]),\r
.DO(W_D[7:4]),\r
.EN(1'b1),\r
.WE(I_WE),\r
.RST(1'b0)\r
\r
);\r
\r
RAMB4_S4 CPURAM_X0(\r
\r
.CLK(I_CLK),\r
.ADDR(I_ADDR[9:0]),\r
.DI(I_D[3:0]),\r
.DO(W_D[3:0]),\r
.EN(1'b1),\r
.WE(I_WE),\r
.RST(1'b0)\r
\r
);\r
`endif\r
\r
endmodule\r
\r
//  mc_video.v use\r
module mc_obj_ram(\r
\r
I_CLKA,\r
I_ADDRA,\r
I_WEA,\r
I_CEA,\r
I_DA,\r
O_DA,\r
\r
I_CLKB,\r
I_ADDRB,\r
I_WEB,\r
I_CEB,\r
I_DB,\r
O_DB\r
\r
);\r
\r
input  I_CLKA,I_CLKB;\r
input  [7:0]I_ADDRA,I_ADDRB;\r
input  I_WEA,I_WEB;\r
input  I_CEA,I_CEB;\r
input  [7:0]I_DA,I_DB;\r
output [7:0]O_DA,O_DB;\r
\r
`ifdef DEVICE_CYCLONE\r
alt_ram_256_8_8 OBJRAM(\r
\r
.clock_a(I_CLKA),\r
.address_a(I_ADDRA),\r
.wren_a(I_WEA),\r
.enable_a(I_CEA),\r
.data_a(I_DA),\r
.q_a(O_DA),\r
\r
.clock_b(I_CLKB),\r
.address_b(I_ADDRB),\r
.wren_b(I_WEB),\r
.enable_b(I_CEB),\r
.data_b(I_DB),\r
.q_b(O_DB)\r
\r
);\r
`endif\r
`ifdef DEVICE_SPARTAN2E \r
RAMB4_S8_S8 OBJRAM(\r
\r
.CLKA(I_CLKA),\r
.ADDRA({1'b0,I_ADDRA[7:0]}),\r
.DIA(I_DA),\r
.DOA(O_DA),\r
.ENA(I_CEA),\r
.WEA(I_WEA),\r
.RSTA(1'b0),\r
\r
.CLKB(I_CLKB),\r
.ADDRB({1'b0,I_ADDRB[7:0]}),\r
.DIB(I_DB),\r
.DOB(O_DB),\r
.ENB(I_CEB),\r
.WEB(I_WEB),\r
.RSTB(1'b0)\r
);\r
`endif\r
\r
endmodule\r
\r
\r
//  mc_video.v use\r
module mc_vid_ram (\r
\r
I_CLKA,\r
I_ADDRA,\r
I_DA,\r
I_WEA,\r
I_CEA,\r
O_DA,\r
\r
I_CLKB,\r
I_ADDRB,\r
I_DB,\r
I_WEB,\r
I_CEB,\r
O_DB\r
\r
);\r
\r
input  I_CLKA,I_CLKB;\r
input  [9:0]I_ADDRA,I_ADDRB;\r
input  [7:0]I_DA,I_DB;\r
input  I_WEA,I_WEB;\r
input  I_CEA,I_CEB;\r
output [7:0]O_DA,O_DB;\r
\r
`ifdef DEVICE_CYCLONE\r
alt_ram_1024_8_8 VIDRAM(\r
\r
.clock_a(I_CLKA),\r
.address_a(I_ADDRA),\r
.data_a(I_DA),\r
.wren_a(I_WEA),\r
.enable_a(I_CEA),\r
.q_a(O_DA),\r
\r
.clock_b(I_CLKB),\r
.address_b(I_ADDRB),\r
.data_b(I_DB),\r
.wren_b(I_WEB),\r
.enable_b(I_CEB),\r
.q_b(O_DB)\r
\r
);\r
`endif\r
`ifdef DEVICE_SPARTAN2E \r
RAMB4_S4_S4 VIDRAM_X1(\r
\r
.CLKA(I_CLKA),\r
.ADDRA(I_ADDRA[9:0]),\r
.DIA(I_DA[7:4]),\r
.DOA(O_DA[7:4]),\r
.ENA(I_CEA),\r
.WEA(I_WEA),\r
.RSTA(1'b0),\r
\r
.CLKB(I_CLKB),\r
.ADDRB(I_ADDRB[9:0]),\r
.DIB(I_DB[7:4]),\r
.DOB(O_DB[7:4]),\r
.ENB(I_CEB),\r
.WEB(I_WEB),\r
.RSTB(1'b0)\r
\r
);\r
\r
RAMB4_S4_S4 VIDRAM_X0(\r
\r
.CLKA(I_CLKA),\r
.ADDRA(I_ADDRA[9:0]),\r
.DIA(I_DA[3:0]),\r
.DOA(O_DA[3:0]),\r
.ENA(I_CEA),\r
.WEA(I_WEA),\r
.RSTA(1'b0),\r
\r
.CLKB(I_CLKB),\r
.ADDRB(I_ADDRB[9:0]),\r
.DIB(I_DB[3:0]),\r
.DOB(O_DB[3:0]),\r
.ENB(I_CEB),\r
.WEB(I_WEB),\r
.RSTB(1'b0)\r
\r
);\r
`endif\r
\r
endmodule\r
\r
//  mc_video.v use\r
module mc_lram(\r
\r
I_CLK,\r
I_ADDR,\r
I_WE,\r
I_D,\r
O_Dn\r
\r
);\r
\r
input  I_CLK;\r
input  [7:0]I_ADDR;\r
input  [4:0]I_D;\r
input  I_WE;\r
output [4:0]O_Dn;\r
wire   [4:0]W_D;\r
\r
`ifdef DEVICE_CYCLONE\r
assign O_Dn = ~W_D;\r
\r
alt_ram_256_5 LRAM(\r
\r
.inclock(I_CLK),\r
.outclock(~I_CLK),\r
.address(I_ADDR),\r
.data(I_D),\r
.wren(~I_WE),\r
.q(W_D)\r
\r
);\r
`endif\r
`ifdef DEVICE_SPARTAN2E\r
reg    [4:0]O_Dn;\r
always@(negedge I_CLK) O_Dn <= ~W_D[4:0] ;\r
\r
RAMB4_S8 LRAM(\r
\r
.CLK(I_CLK),\r
.ADDR({1'b0,I_ADDR[7:0]}),\r
.DI({3'b000,I_D}),\r
.DO(W_D),\r
.EN(1'b1),\r
.WE(I_WE),\r
.RST(1'b0)\r
\r
);\r
`endif\r
\r
endmodule\r
\r
//  mc_col_pal.v use\r
`ifdef DEVICE_CYCLONE\r
module mc_col_rom(\r
\r
I_CLK,\r
I_ADDR,\r
I_OEn,\r
O_DO\r
\r
);\r
\r
input   I_CLK;\r
input   [4:0]I_ADDR;\r
input   I_OEn;\r
output  [7:0]O_DO;\r
wire    [7:0]W_DO;\r
\r
assign  O_DO = I_OEn ? 8'h00 : W_DO ;\r
alt_rom_6l U_6L(\r
\r
.clock(I_CLK),\r
.address(I_ADDR),\r
.q(W_DO)\r
\r
);\r
\r
\r
endmodule\r
`endif\r