]> cvs.zerfleddert.de Git - proxmark3-svn/commit
Legic Tag Simulator (#666)
authorAntiCat <contiki@anticat.ch>
Sun, 9 Sep 2018 14:40:20 +0000 (16:40 +0200)
committerpwpiwi <pwpiwi@users.noreply.github.com>
Sun, 9 Sep 2018 14:40:20 +0000 (16:40 +0200)
commit1b902aa01afa39ff413b74142cd56d092b4500a1
treed906800ba5720a7c41d47c1b47472dd9506f2fac
parent6e3d8d671ac59e308c2ec83136890dc1af2edc65
Legic Tag Simulator (#666)

* FPGA Hi-Simulate: Formatted code
* FPGA Hi-Simulate: Fixed documantation
* FPGA Hi-Simulate: Freed up 4 LUTs
* FPGA Hi-Simulate: Added 212kHz SSP-Clock option
* Legic: Moved card simulator into separate file & cleaned interface.
Reader and card simulation have almost no common code. Moreover the sim
uses an SSP Clock at 212kHz for all timings to prevent any drifting from
the PRNG. This clock speed is not available in reader simulation mode (SSP
runs at up to 3.4MHz, and changes speed between TX and RX). For these
reasons having the code in separate files makes it significantly cleaner.
* Legic: Implemented RX and TX for card simulation
* Legic: Implemented setup phase for card simulation
* Legic: Implemented read command for card simulation
* Legic: Implemented write command for card simulation
armsrc/Makefile
armsrc/appmain.c
armsrc/legicrf.c
armsrc/legicrf.h
armsrc/legicrfsim.c [new file with mode: 0644]
armsrc/legicrfsim.h [new file with mode: 0644]
client/cmdhflegic.c
fpga/fpga_hf.bit
fpga/hi_simulate.v
Impressum, Datenschutz