[raggedstone] / dhwk / source / verg_8.vhd

-- J.STELZNER\r
-- INFORMATIK-3 LABOR\r
-- 23.08.2006\r
-- File: VERG_8.VHD\r
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Commit	Line	Data
377c0242	1	-- J.STELZNER\r
	2	-- INFORMATIK-3 LABOR\r
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	7	use ieee.std_logic_1164.all;\r
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	9	entity VERG_8 is\r
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	23	-- GLEICH(0) nicht noetig. Addr-Bereich = 16 Byte\r
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	25	-- GLEICH_OUT <= '1' when GLEICH(7 downto 0) = "11111111" else '0'; \r
	26	GLEICH_OUT <= '1' when GLEICH(7 downto 1) = "1111111" else '0'; \r
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	28	end architecture VERG_8_DESIGN ;\r