PCI_IDSEL as trigger

test target

bugfix

IDSEL

rollback

get rid of vergleich

this file is no longer autogenerated

cleanup config space

more merging

gone

even more consolidation

consolidate more

etnerprise level consolidation

merge config space

begin to merge confi space

shut the fuck up

really fix deps

fix dependencies

perl -p -i -e "s/PCI_CLOCK'event and PCI_CLOCK = '1'/rising_edge(PCI_CLOCK)/" *.vhd

Adding a test bench back that isn't a test bench.  I shouldn't have deleted in
the first place because all real testbenches were gone by yesterday.

all files to lowercase,
move everything except par/ser and ser/par into pci

move config space header into pci core directory

identing

coding style

move, ident

dos2unix *.vhd

move address register

name ports

more LA signals

add analyzer target

add PCI_nREQ

+= userland

+= driver

cleaner

cleanup after coregen

missing renames...

rename fifo to dhwk_fifo

don't rewrite .xco all the time

make clean makes really clean now

remove build fifo, ila and icon
add rules to build fifo, ila and icon

chipscope

trigger

cleanup

code cleanup

CBEn

larger ila

level

updated chipscope project

-fifo_control stuff

irgendwie gehts

now we only lose half the bytes

other watched signals

interrupt scheisse

not not

chipscope

?

invert interrupt

loopback

fifo

add ven_rev_id

*** empty log message ***

ucf

it synthesizes

first import of dhwk.

connect LEDs on IDE board to main FPGA and let them blink

add sources for ide daughterboard cpld
contains a complete ucf
also a sample vhdl file which lights 3 of the 4 leds

use rising_edge(clk_i)

make load DRIVER=/home/michael/Raggedstone/usb-driver/libusb-driver.so
works now

+= Installationsanweisungen

running light ;-)

we_o

first error fixed

verdrahtung

do something with the fifo stuff

typos

fifos

more fifo work

old 7seg thingie

-dpram component

-= comments

fix address width

more infra

semicolon

component for dram

define xilinix and fpga

make it compile

+= glue code wb fifo

+= interface wb <=> fifo

fifo component

+= dpram

+= ignore

+= timescale

fix dependencies

+= fifo

dhwk

move common files to common subdir
let "make load" and "make flash" work for other projects, too

common makefile

+=

do not try to use $$...

make it possible to specify the jtag cable in the environment (so a remote
machine can be used to program devices and to reduce probing times)
Examples:

export CABLE='auto' (default)
probes for cable on local machine

export CABLE='lpt1'
uses cable on lpt1

export CABLE='auto -server marvin:2000'
probes for cable on remotehost marvin running CableServer on port 2000

export CABLE='usb21 -server marvin:2000'
uses usb cable on remotehost marvin running CableServer on port 2000

see Makefile for possible cabletypes and
doc/usenglish/help/iseguide/mergedProjects/plugin_imp/html/pim_batch_command_definitions_s.htm

With this it is even possible to avoid compiling windrvr:
http://sourceforge.net/projects/xilprg